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繼2024年2月28日，湖南大學發新年第一篇Nature之后，湖南大學今日再發Nature！有趣的是，這兩篇Nature都是來自湖大的物理與微電子科學學院！

二維(2D)半導體，由于其無懸鍵表面和能夠集成到各種襯底上而沒有傳統的晶格匹配約束，因此在單片三維(M3D)集成方面顯示出巨大的潛力。

然而，由于其原子薄的體厚，2D半導體不兼容微電子領域的各種高能工藝，其中多個2D電路層的M3D集成具有挑戰性。

在此，來自湖南大學的劉淵等研究者報告了一種替代的低溫M3D集成方法，即對整個預制電路層進行范德瓦爾斯(vdW)層壓，其中加工溫度控制在120℃。相關論文以題為“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”于2024年05月22日發表在Nature上。

單片三維(M3D)集成技術，最近引起了相當大的興趣，該技術通過上層的沉積在同一晶圓上依次制造多個堆疊層。這樣的3D架構不僅克服了更高設備密度的縮放限制，而且還實現了新的3D計算系統，其中多功能層(如邏輯，存儲器和傳感器)可以緊密地搭配并垂直互連。

迄今為止，硅基M3D集成的一個主要挑戰是其低熱預算，其中上層的工藝溫度不應超過后端溫度，通常低于450°C，以避免性能下降和摻雜物擴散到下層。由于硅晶體管需要在更高的溫度下制造，通常大于600°C，因此熱預算限制了M3D集成系統的發展。因此，迫切需要探索新的半導體和集成工藝，以實現未來的M3D集成。

最近，二維(2D)半導體在M3D集成方面顯示出了巨大的潛力。利用無懸垂鍵的表面，可以在相對較高的溫度下預合成二維半導體，然后在低于200℃的低加工溫度下進行物理轉移。這種方法可以克服熱預算的主要限制，保證下層器件的質量。

此外，2D半導體具有原子級薄的體厚，可以大大減少短通道效應、失態泄漏電流和相關的熱量產生，這些也是多個器件垂直堆疊在一起時3D集成的關鍵問題。

然而，使用2D半導體組裝多層M3D系統是一個巨大的挑戰，因為在M3D集成中，每個電路層不僅包括半導體層，還包括其他有源和無源層，如觸點、柵極介電體、互連、層間介電體(ITD)和連接相鄰層的層間通孔(ITVs)。

在現代微電子學中，這些功能層的集成通常基于高能或高溫沉積工藝，這通常與具有原子厚度的精細二維晶格不兼容。例如，高κ柵極介電層和低κ過渡層通常分別使用原子層沉積和等離子體增強化學氣相沉積沉積，這很難應用于無懸鍵的二維表面。

同樣，過渡段、獨立段和金屬觸點的產生分別涉及高能等離子體、反應性離子蝕刻和金屬蒸氣，這些也被證明會降解或破壞單層晶格。一旦多個電路層隨后被制造和堆疊，這些限制可能會成倍放大，極大地影響底層器件的性能和集成成品率。

因此，迫切需要開發一種低能量的M3D工藝，既能保留固有的2D特性，又能集成多個2D電路層。

在此，研究者報告了一種基于一步范德華(vdW)集成方法的低溫M3D集成方法。在該技術中，所有必要的器件和電路元件都預制在犧牲晶圓上，包括低-κ ITD、源極、漏極和柵極、高-κ柵極電介質、平面內互連和垂直ITVs。隨后，所有器件組件作為一個整體電路層從犧牲晶圓中機械釋放出來，并在120°C的加工溫度下物理層壓在2D半導體的頂部，從而避免了直接在2D晶格上的各種侵蝕性工藝。

在此基礎上，研究者實現了一個具有10層電路的M3D系統的大規模vdw集成。詳細的電氣特性表明，在頂部集成多個電路層后，底部的2D晶體管不會受到影響，這與導致性能下降的傳統制造工藝相反。

此外，通過垂直互連位于不同層內的設備，實現了各種協作設備功能，包括邏輯對存儲器和傳感器對邏輯。研究者的研究展示了一種可替代的低能量方法，通過層層vdW層壓來制造晶圓級和多層M3D系統，

這可能為具有更多層數的二維半導體的M3D集成或與傳統微電子工藝不兼容的其他新興半導體的3D集成提供令人興奮的影響。

圖1 逐層的M3D集成流程。

圖2 使用不同制造工藝的二硫化鉬晶體管的電學特性。

圖3 由vdW M3D集成多個電路層的邏輯功能。

圖4 異構M3D集成和垂直互聯。

綜上所述，研究者報告了一種可替代的低溫無損傷M3D集成方法，使用二維半導體電路層層干層，從而克服了M3D集成的熱預算限制，避免了較低層的性能下降。

使用這種技術，所有必要的器件組件都預制在犧牲晶圓上，然后通過一步vdW工藝在2D半導體上物理層壓。使用這種技術，研究者已經成功地M3D集成了10層大規模2D晶體管，其中底部的2D晶體管在重復層壓頂部電路層后不會受到影響。

總體而言，研究者的研究通過逐層vdW集成展示了一個晶圓級多層M3D集成系統，為制造具有更多堆疊電路層的M3D器件開辟了另一種方法。

【參考文獻】

Lu, D., Chen, Y., Lu, Z.?et al.?Monolithic three-dimensional tier-by-tier integration via van der Waals lamination.?Nature?(2024). https://doi.org/10.1038/s41586-024-07406-z

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湖南大學-物理與微電子科學學院，再發Nature！

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